SEGUNDO PARCIAL PI

La regla 80/20: El 80% de los registros se utilizan con el 20% de las instrucciones. El 80% de las instrucciones utilizan en 20% de los registros. El 80% de las instrucciones generadas utilizan sólo el 20% de las instrucciones disponibles en el juego de instrucciones. El 80% de las instrucciones disponibles en el juego de instrucciones utilizansólo el 20% de las instrucciones generadas.

En los procesadores segmentados: Hay conflictos por dependencia en los datos. Todas las respuestas son correctas. Hay conflictos por problemas estructurales. Hay conflictos por bifurcaciones.

Los procesadores CISC: Los procesadores CISC no tienen segmentación de cauce. La segmentación de cauce se adapta bien a estos procesadores. La segmentación de cauce no se adapta bien a estos procesadores. Sólo los procesadores CISC con ejecución dinámica se adapta bien la segmentación de cauce.

Los procesadores superescalares: Permiten un CPI menor que 1. Permiten implementar procesadores supersegmentados. Permiten un CPI mayor que 1. Son procesadores con tamaño mayor de 64 bits.

En un procesador segmentado: No hay bifurcaciones en la ejecución de programas. No hay conflictos por bifurcaciones en la ejecución de programas. Ninguna de las respuestas es correcta. Hay conflictos por bifurcaciones en la ejecución de programas.

En el loop-unrolling: Es el procesador el que expande el código de ejecución. Es la segmentación de cauce la que aumenta el tamaño del bucle. Ninguna de las respuestas es correcta. Es el compilador el que aumenta el tamaño del bucle.

¿Es posible un CPI menor 1?. Sí con el paralelismo a nivel de instrucciones. Sí, pero sólo en los procesadores CISC. Sí, pero sólo en los procesadores RISC. No, es imposible. Lo más pequeño es CPI=1.

La segmentación de cauce: Permite encauzar los datos e instrucciones por el bus. Es la memoria caché de la CPU. Permite reducir el número medio de ciclos por instrucción. Ninguna de las respuestas es correcta.

La segmentación de cauce: Sólo se utiliza en procesadores de 32 y 64 bits. Sólo se utiliza en procesadores RISC. Se puede utilizar en procesadores de cualquier tamaño. Ninguna de las respuestas es correcta.

Las instrucciones multiciclo: Pueden ejecutar múltiples instrucciones por ciclo de reloj. Son instrucciones con múltiples operadores. Forzosamente necesitan más de un ciclo de ejecución. No existen instrucciones multiciclo.

¿Qué es la ejecución especulativa?. La capacidad de descartar instrucciones que ya se han ejecutado. La capacidad para decidir el flujo de ejecución de un programa. La capacidad de cambiar el repertorio de instrucciones. La capacidad de cambiar la frecuencia de funcionamiento del procesador.

¿Qué son los procesadores SIMD?. Los que no tienen segmentación de cauce. Los que ejecutan sólo instrucciones mediante deduplicación. Los que pueden realizar operaciones con múltiples datos en una misma instrucción. Los procesadores con un repertorio sencillo de instrucciones.

¿Todos los procesadores segmentados tienen ejecución fuera de orden?. Sí, así pueden ejecutar 2 instrucciones simultáneamente. Sí, para ser segmentados tienen que tener ejecución fuera de orden. No, pueden ser segmentados y no ejecutar fuera de orden. No, los procesadores segmentados no tienen ejecución fuera de orden, sólo los VLIW.

¿Qué problema plantean los procesadores segmentados en su diseño?. Que no pueden adelantar el resultado de las etapas de ejecución. Que no pueden acceder a la memoria de instrucciones y datos simultáneamente. Que no pueden ejecutar dos instrucciones simultáneamente. Que hay conflictos de dependencias de datos.

Ejecución dinámica de instrucciones frente a ejecución estática de instrucciones. La ejecución dinámica es para procesadores virtuales y la estática para los procesadores reales. La ejecución estática es más eficiente que la ejecución dinámica. La ejecución dinámica es más eficiente que la ejecución estática. La ejecución estática es igual de eficiente que la ejecución dinámica.

¿Un procesador segmentado requiere un sistema de predicción de saltos?. No, porque no es necesario predecirlo en un procesador segmentado. No, sólo es necesario cuando tiene ejecución fuera de orden. Sí, porque si no lo tiene el procesador puede perder ciclos esperando a que se verifique la condición de salto. Sí, porque si no lo tiene no puede saber exactamente a donde tiene que saltar.

¿Por qué se incluye hardware para anticipar en la segmentación de cauce?. Para utilizar técnicas de acarreo adelantado en la ALU. Para resolver conflictos por dependencia de datos. Para la ejecución fuera de orden. Todas las respuestas son correctas.

La segmentación de cauce: Se adapta mejor en los CISC que en los RISC. Sólo se utiliza en los VLIW. Se adapta mejor en los RISC que en los CISC. No importa si es CISC o RISC.

En la ejecución fuera de orden: El procesador reordena los datos, pero las instrucciones realmente no se ejecutan en orden distinto. El procesador puede ejecutar instrucciones en orden distinto. Ninguna de las respuestas es correcta. La ejecución fuera de orden se refiere al orden en que están los datos en la memoria.

Los sistemas de predicción de saltos: Ninguna de las respuestas es correcta. Se pueden utilizar en procesadores con segmentación de cauce. Se pueden utilizar en cualquier procesador. Sólo se utilizan en los procesadores con ejecución fuera de orden.

¿Qué es un DSP?. Ninguna de las respuestas es correcta. Un procesador orientado a aplicaciones de procesamiento de datos criptográficos. Un procesador orientado a aplicaciones de procesamiento de señales. Un procesador orientado a gráficos 3D.

Sistemas de predicción de saltos: Ninguna de las repuestas. Solo los incluyen los procesadores RISC. Los incluyen todos los procesadores. Solo los incluyen los procesadores superescalares.

Los procesadores RISC: Tienen el mismo número de instrucciones que un CISC, pero son más pequeñas. Tienen un mayor número de instrucciones que un CISC, pero son más pequeñas. Tienen un menor número de instrucciones que un CISC. Tienen una segmentación de cauce más reducida que un CISC.

La ejecución especulativa y la ejecución fuera de orden: El procesador puede tener ejecución especulativa o fuera de orden, pero no las dos. Son lo mismo. El procesador puede tener ejecución especulativa y fuera de orden. Todos los procesadores tienen ejecución especulativa y algunos también fuera de orden.

Describa la relación que hay entre los búfer de escritura y las memorias Write- Through y Write-back. Los bufer de escritura se utilizan en las memorias Write-back y en las Write-Through. Los bufer de escritura se utilizan en las memorias Write-back y no en las Write-Through. Los bufer de escritura no se utilizan ni en las memorias Write-back ni en las Write-Through. Los bufer de escritura se utilizan en las memorias Write-Through y no en las Write-back.

Las memorias dinámicas: Todas requieren refresco. Hay unas que requieren refresco y otras no. Sólo requieren refresco cuando no reciben alimentación. Ninguna respuesta es correcta.

Los procesadores CELL: Son procesadores de IBM con un núcleo principal PowerPC y múltiples unidades de cálculo vectorial. Están basados en miles de procesadores de 8 bits, denominados cells, que trabajan en paralelo. Son procesadores de IBM con una unidad de cálculo vectorial y múltiples unidades de PowerPC. Son procesadores de Intel integrados en unidades que denominan células.

¿Qué hace el mecanismo de desambiguación de memoria incorporado a partir de los Intel Core 2?. Decide en qué memoria caché (L1, L2 ó L3) está el dato. Cambia la posición de los datos en memoria para acelerar la caché. Cambia el orden de acceso a los datos en memoria. Es el sistema de Intel que se encarga de detectar y corregir los datos en la memoria.

La memoria caché de mapeo directo: La memoria de mapeo directo no se puede utilizar como caché de instrucciones o datos, sólo de bufer intermedio. No se pueden comparar las tasas de fallos entre la de mapeo directo y la asociativa por conjuntos. Tiene menos tasa de fallos que la asociativa por conjuntos. Tiene más tasa de fallos que la asociativa por conjuntos.

¿Qué es Intel Optane?. Un modelo combinado de memoria RAM y SSD. Un acelerador matemático para los procesadores de Intel. Un tipo de tarjeta gráfica integrada en el procesador. Un modelo de procesador de Intel.

¿Por qué es necesario el refresco en las memorias dinámicas?. Para aumentar la velocidad de transferencia entre la memoria y el procesador. Se llama refresco pero en realidad sólo se hace una vez cuando se almacena el dato. Porque cada celda almacena la información en un condensador que progresivamente se descarga. Ninguna de las respuestas es correcta.

¿Qué ventajas ofrece el hyperthreading?. Las hebras pueden aprovechar que las unidades de ejecución tengan más ocupación, pero no duplica el rendimiento. Permite un hiperparalelismo de las instrucciones, y por consiguiente una mejora en la velocidad de ejecución. Crea dos hebras paralelas que permiten duplicar el rendimiento del procesador. Ofrece un aumento temporal en la frecuencia de reloj del procesador.

¿Qué son las memorias DDR?. Memorias dinámicas síncronas con doble velocidad de transferencia. Memorias dinámicas asíncronas con doble bus de transferencia. Memorias dinámicas síncronas con doble bus de transferencia. Memorias dinámicas asíncronas con doble velocidad de transferencia.

¿En qué consiste la ejecución fuera de orden implementada en la arquitectura P6 de Intel?. El procesador cambia de hebra cuando encuentra un dato no disponible y continua cuando está el dato. El procesador ejecuta la instrucciones de forma secuencial, pero cambia el orden del acceso a los datos. El procesador captura y decodifica múltiples instrucciones y posteriormente evalúa el orden de ejecución. El procesador decide en función de la prioridad de las interrupciones qué instrucción debe ejecutar.

¿Qué es SSE?. Ninguna de las respuestas es correcta. Es la tarjeta gráfica integrada en el procesador. Es un controlador de memoria con corrección de errores. Son una extensión en instrucciones y registros para acelerar el procesamiento de datos.

El ciclo de bus completo: Bus completo y bus partido no existen. Bus completo y bus partido se refieren al diseño del circuito y no afecta a la velocidad de transferencia. Permite transferencias más rápidas que el bus de ciclo partido. Las transferencias son más lentas que en el bus de ciclo partido.

¿Cuál es el problema de la coherencia de caché en sistemas multiprocesador?. Este problema sólo ocurre con las transferencias de datos por la red. Realmente no hay ningún problema porque la memoria principal es la misma. Cuando un procesador comparte acceso a varios datos en memoria. Cuando dos procesadores comparten acceso a un mismo dato en memoria.

¿Por qué Intel abandonó el modelo del hipersegmentación utilizado en Pentium 4?. Porque incrementaba excesivamente el consumo en proporción a la mejora en velocidad. Porque el incrementaba excesivamente el coste del procesador. Porque los compiladores no estaban optimizados para la hipersegmentación. Porque incrementaba excesivamente coste de la placa madre.